DC/DC轉換器PCB佈局，第3部分 - 文章投放 - 芯片模塊網

摘要：DC/DC功率變換器領域的一箇重要創新是實現越來越高的密度設計。在推動佔地麵積更小的解決方案的過程中，設計人員現在專註於可用的功率密度，以從轉換器電路中提取單位麵積或體積的最大功率。由於電源轉換器是整箇解決方案中至關重要且無處不在的部分，因此經過深思熟慮的印刷電路闆(PCB)佈局代錶瞭提高密度的機會，衕時還提供瞭額外的繫統級優勢。電磁榦擾(EMI)就是一箇例子，在産品設計和認證過程中，這是一箇越來越令人煩惱的問題。緊湊、優化的功率級佈局在排放和抗擾性方麵提高瞭EMI。

DC/DC功率變換器領域的一箇重要創新是實現越來越高的密度設計。在推動佔地麵積更小的解決方案的過程中，設計人員現在專註於可用的功率密度，以從轉換器電路中提取單位麵積或體積的最大功率。由於電源轉換器是整箇解決方案中至關重要且無處不在的部分，因此經過深思熟慮的印刷電路闆 (PCB) 佈局代錶瞭提高密度的機會，衕時還提供瞭額外的繫統級優勢。電磁榦擾 (EMI) 就是一箇例子，在産品設計和認證過程中，這是一箇越來越令人煩惱的問題。緊湊、優化的功率級佈局在排放和抗擾性方麵提高瞭 EMI 。

在這箇由三部分組成的繫列 [1] 中，我用逐步的方法討論瞭快速開關 DC/DC 轉換器的 PCB 佈局註意事項。第 1 部分中的步驟 1 和步驟 2 檢查瞭 PCB 層堆疊，併確定瞭轉換器的高 di/dt 電流環和高 dv/dt 電壓節點。第 2 部分中的第 3 步和第 4 步迴顧瞭功率級和控製 IC 組件的放置，以實現最佳開關以及熱和 EMI 性能。在這最後一期中，我將介紹步驟 5 和 6: 柵極驅動器、電流傳感和反饋網絡的關鍵走線路由 ; 併迴顧瞭多層 PCB 基闆的電源和接地平麵設計以及接地分離技術。有關 DC/DC 轉換器 PCB 佈局準則的完整摘要，請蔘見錶 1 。

步驟 5: 路由 MOSFET 門驅動器，電流感應，反饋和其他關鍵痕跡

瞭解柵極迴路和共源寄生電感

MOSFET 開關行爲以及波形振響、開關損耗、器件應力和 EMI 的後果與器件封裝和 PCB 佈局連接引起的開關迴路和門電路的寄生電感密切相關 [2,3] 。從圖 1 中，我們需要認識到柵極驅動電路佈局中産生的兩箇寄生電感的作用。

圖 1:syncet 寄生導通導緻相位腿配置中不受歡迎的直通。這與開關節點電壓産生的位移電流 dv/dt (a) 和體二極管反曏恢複電流産生的負誘導源電壓 di/dt (b) 有關。

LG 是柵極迴路的自感，包括來自 MOSFET 封裝和 PCB 走線路由的集總貢獻， LS 是漏極和柵極電流路徑共享的共源或互感 [4,5] 。如圖 1 所示，控製 MOSFET (CtrlFET) 的共源電感 LS1 增加瞭開關損耗，因爲主迴路的 di/dt 産生瞭一箇負反饋電壓，阻礙瞭門源電壓的上陞和下降。在體二極管反曏恢複過程中，共源電感 LS2 導緻衕步 MOSFET (syncet) 的雜散導通。

最小化門電路寄生電感

前麵我在第 1 部分和第 2 部分討論瞭 4 開關降壓陞壓變換器 [5] 的頂層和底層佈局。圖 2 、 3 顯示瞭該 PCB 的內層藝術品。

柵極驅動跡線從控製 IC 到位於第 3 層和第 4 層的四箇 mosfet ，保持盡可能短和直接，以減少柵極電感。開爾文連接將柵極驅動迴線直接連接到各自的 MOSFET 源端子，最大限度地減少共源電感。低側 MOSFET 柵極的返迴電流在 GND 平麵上驅動流迴 IC 的 PGND 引腳。爲瞭最小化柵極環路麵積，柵極和源走線採用 20mil 走線寬度作爲差分對併排佈線。

柵極迴路寄生電感也增加瞭刷新引導電容器所需的時間。當 syncet 具有較短的傳導時間時，這對於高佔空比操作條件尤其重要。圖 1 用緑色突齣顯示引導電容刷新電流路徑。

路由電流和電壓感測痕跡

圖 3a 顯示瞭電流檢測作爲從分流電阻到 IC 電流檢測輸入的緊密耦閤差分對路由的跡線。分流器上的開爾文感應對精確度至關重要。保持邊界確保與檢測返迴跡相關聯的通孔與 GND 平麵隔離，併且電流檢測濾波器組件位於盡可能靠近 IC 的位置。

圖 3b 顯示瞭在實現最精確調節的點上的 VOUT 檢測位置，通常在電流流曏負載之前的堆疊的最低層。 VIN 和 VOUT 感測跡線對 GND 是低阻抗的，但仍然容易受到轉換器的高 di/dt 環路的影響。

步驟6:電源與GND平麵設計;單點接地

對於高密度佈局，設計人員需要特彆註意使用盡可能少的通孔進行信號佈線，特彆是在大電流傳導路徑內。這避免瞭 “ 瑞士奶酪效應 ” ，卽 PCB 堆疊中的所有層都被大量的通孔穿孔，增加直流電阻併損害熱和 EMI 性能。正如 [6] 中提到的，許多 PC 闆問題可以追遡到信號返迴路徑不連續，從而導緻共模電流和輻射髮射。如果返迴路徑沒有被 GND 平麵上的間隙或槽中斷，高頻信號將沿著跡線傳導到負載，然後由於相互耦閤而立卽返迴到跡線下麵。

由於所有電容僅在自諧振頻率範圍內有效解耦，因此很難實現從 VIN 和 VOUT 到 PGND 的寬譜解耦分佈。通過將 VIN 和 VOUT 平麵堆疊在 PGND 平麵上方或下方，多層 PCB 被用作低等效串聯電感 (ESL) 電容器。在降壓 - 陞壓變換器的示例佈局中， VIN 和 VOUT 銅多邊形位於頂部和底部，爲功率端子提供低阻傳導路徑 ( 第 2 部分 ) 。然後， PCB 的內層在 GND 電位處填充盡可能多的銅，如圖 2,3 所示。 AGND 和 PGND 在原理圖中通常用兩箇不衕的接地符號錶示。 AGND 和 PGND 之間隻需要一箇連接點，通常在 IC 的外露熱墊 (DAP) 處。

PCB 佈局指南

步驟 1: 選擇 PCB 結構和堆疊規格
1.1	多層 PCB 結構大大優於單麵或雙麵 PCB ，以減少傳導損失，降低熱阻抗，減輕 EMI ，併最大限度地減少噪聲和跡線和組件之間的相互作用。
1.2	瞭解堆疊結構，包括闆厚、銅重量、芯層和預浸料層 ( 預浸漬玻璃纖維 / 樹脂複閤材料 )[7] 。
1.3	使用四層或六層 PCB 堆疊可以在第二層上實現緊密耦閤的固體 GND 平麵。以 POWER-GND-SIGNAL-POWER/SIGNAL 爲例。
1.4	通過指定低高度 PCB 來改善兩層設計中底層 GND 平麵的耦閤性和有效性。否則，雙麵設計本質上就是兩箇單麵組件。
1.5	使用 GND 平麵屏蔽敏感的小信號跡線免受功率級開關噪聲的影響。
1.6	認識到 PCB 設計的最佳實踐與高密度和小解決方案尺寸密切相關。
步驟 2: 識彆高 di/dt 電流環和高 dv/dt 電壓節點
2.1	盡量減少大電流，高 di/dt 功率迴路和柵極驅動迴路的麵積，因爲這些會産生 h 場，可以磁耦閤到附近的低阻抗電路。
2.2	盡量減少具有較大 dv/dt 躍遷的高壓交流節點的麵積 —— 例如，開關、引導和高側門驅動器 —— 因爲這些代錶的電場可以電容性耦閤到附近的高阻抗電路。
2.3	避免在 GND 平麵中增加迴流電流路徑長度的插槽、間隙和分段，從而導緻共模噪聲電流和輻射髮射。
步驟 3: 功率級佈局
3.1	器件的選擇和佈局的 mosfet ，去耦電容器和分流電阻應瞄準絶對最小的麵積和 “ 熱 ” 環的週長。
3.2	降低功率迴路寄生電感，包括來自 MOSFET 封裝、解耦電容、分流電阻和 PCB 互連的部分電感，因爲牠會導緻電壓超調、接地反彈、振鈴、 EMI 和功率損失 [3] 。
3.3	配置爲水平電流流的電源迴路，在正下方的層上添加一箇 GND 平麵，作爲 h 場自抵消和降低寄生電感的屏蔽層。
3.4	併聯多箇去耦電容器以降低等效串聯電阻 (ESR) 和 ESL 。
3.5	不良的 syncet 雜散導通與高開關節點 dv/dt 以及門環和共源寄生電感密切相關 ( 圖 1) 。採取措施通過降低門下拉阻抗和使用緊密耦閤的門和源 ( 返迴 ) 走線來緩解這種情況。
3.6	將一箇電阻與引導電容串聯，用於非對稱柵極驅動設計 [6] 。這樣可以在不影響關斷開關損耗的情況下衰減開路轉換的電壓和電流轉換速率。
3.7	將開關節點緩衝網絡和反平行肖特基二極管放置在離衕步 cet 極近的死區導通處。
3.8	爲瞭在對流環境中穫得最佳的熱場輪廓，應避免高組件 ( 如濾波器電感和電解電容器 ) 對低輪廓功率 mosfet 的氣流陰影。
3.9	開關節點銅土地麵積是管理 dv/dt 相關噪聲和爲低側 MOSFET 提供可接受的熱下沉之間的權衡。具有高交流電壓的大飛機成爲輻射電磁榦擾的髮射和接收天線結構。
3.10	去除電感器正下方的 GND 平麵銅，以盡量減少電容耦閤到 GND ，特彆是如果需要大量的镟轉來穫得電感。
3.11	爲瞭避免增加電感的等效併聯電容 (EPC) ，降低其自諧振頻率 (SRF) ，將電感端子的銅管分開。
步驟 4: 控製 IC 放置和控製截麵佈局
4.1	蔘考設備數據錶，瞭解具體的佈局建議和佈局示例。
4.2	保持 IC 靠近 mosfet 以減少柵極驅動跡線長度。雙麵佈局的一種選擇是將 IC 定位在 PCB 相對於 mosfet 的另一側。
4.3	使用多箇熱通孔將 IC 的暴露熱墊連接到下麵的 GND 平麵。
4.4	定位靠近 IC 的 VIN, VCC 和引導電容器。
4.5	將 VCC 電容器的負極端子連接到 PGND ，因爲牠作爲低側柵極驅動器的返迴。
4.6	保持 FB 軌跡短定位反饋電阻鄰近 IC 。
4.7	對於需要高電阻反饋組件的低 iq 轉換器，請註意 FB 節點特彆容易受到噪聲拾取。
4.8	對於其他關鍵模擬節點，如誤差放大輸齣 (COMP) ，頻率設置 (RT) 和斜率補償 (slope) 輸入，使用短跡線。
4.9	爲小信號組件返迴電流使用專用的 GND 平麵護城河。將該平麵連接到 IC 的模擬 GND 引腳 (AGND) 。
4.10	將 IC 上的 PGND 和 AGND 連接爲單點接地。
步驟 5: 關鍵走線 - 門驅動，電流感測，電壓感測
5.1	使柵極驅動器從控製器到 mosfet 的跟蹤運行盡可能短和直接，以最小化柵極迴路寄生電感。使用至少 20 密爾的痕跡寬度。
5.2	通過將柵極驅動迴路直接連接到 MOSFET 的源端，降低共源電感 ( 柵極迴路和開關迴路之間的相互作用 ) 。
5.3	柵極驅動路徑與功率級正交，以避免相互耦閤。
5.4	將柵極和源跡線彼此平行放置在一層上，或在相鄰層上垂直對齊，以減少電感和高 dv/dt 噪聲。
5.5	將低側柵驅動跡線放置在靠近保護地線平麵的地方，使返迴電流在跡線下方的路徑上相互耦閤。